칩을 뒤집고 깎아 전기를 넣는 이유

반도체 공장은 트랜지스터와 배선을 칩의 앞면에 만든다. 그런데 최첨단 칩은 거의 다 만든 웨이퍼를 다른 판에 붙이고, 통째로 뒤집고, 원래 두껍던 실리콘을 종잇장보다 훨씬 얇게 깎은 다음 뒤에서 구멍을 뚫는다. 그렇게 만든 구멍으로 전기를 넣는다.

상식과 반대다. 집을 완공한 뒤 지붕을 바닥에 붙이고, 지하실 쪽에서 콘센트를 다시 연결하는 것처럼 들린다. 이렇게까지 하는 이유는 트랜지스터가 부족해서가 아니다. 칩 앞면의 길이 부족하기 때문이다. 수십억 개의 트랜지스터가 서로 대화하는 신호선과, 그 모두에게 전기를 나르는 전력선이 같은 좁은 복도를 쓴다. 전력선을 지하로 내리면 앞면 복도는 신호가 쓸 수 있다.

이 기술을 후면전력공급망, 영어로 BSPDN이라고 부른다. Intel은 PowerVia, TSMC는 Super Power Rail이라는 이름을 쓴다. 삼성전자는 SF2Z에 후면전력공급망을 넣겠다고 밝혔다. 이름만 보면 세 회사의 비슷한 기능 경쟁처럼 보인다. 하지만 실제 산업은 훨씬 넓다. 누군가는 웨이퍼를 붙이고, 누군가는 수백 나노미터까지 깎고, 누군가는 보이지 않는 앞면 접점의 위치를 재며, 누군가는 전력 무결성을 설계 도구에서 검증한다.

이 글은 모래가 반도체가 되기까지의 다음 장면에서 시작한다. 칩을 거의 완성한 뒤 왜 다시 뒤집는지 따라가며, 기술의 이익과 새 실패가 어느 회사로 이동하는지 살펴본다.

시설에서 칩까지 전력의 전체 길이를 보고 싶다면 GPU 코어는 1V 미만인데, 왜 데이터센터는 800V로 가나와 이어 읽을 수 있다. 시설은 높은 전압으로 전류를 줄이지만 칩 안에서는 다시 1V 안팎의 낮은 전압을 수십억 개 스위치에 흔들리지 않게 나눠 줘야 한다. BSPDN은 그 여행의 마지막 몇 마이크로미터를 바꾸는 기술이다.

1. 전기는 왜 열 층의 계단을 내려와야 했나

기존 칩을 위에서 내려다보면 맨 아래에 트랜지스터가 있고 그 위로 금속 배선층이 여러 겹 쌓인다. 낮은 층은 가늘고 촘촘하다. 높은 층은 더 굵고 멀리 간다. 도시로 비유하면 골목 위에 지방도로가 있고, 그 위에 고속도로가 놓인 셈이다.

전기는 칩 가장자리나 위쪽에서 들어온 뒤 굵은 금속층에서 가는 층으로 내려가 트랜지스터에 도착한다. 높은 빌딩의 옥상 물탱크에서 1층 수도꼭지까지 열 층의 배관을 통과하는 것과 같다. 길이 길고 접점이 많으면 저항이 생긴다. 전류가 흐를 때 저항 때문에 전압이 낮아지는 현상을 IR drop이라고 한다. 전압 강하라고 생각하면 쉽다.

칩 앞면 전력 공급
패키지 전원 → 굵은 상부 금속 → 여러 배선층 → 트랜지스터

칩 뒤면 전력 공급
뒤면 굵은 전력선 → 짧은 수직 접점 → 트랜지스터

전압 강하는 평균만의 문제가 아니다. GPU나 CPU의 수많은 계산 블록이 한순간에 켜지면 특정 지역의 전압이 더 크게 흔들린다. 신호선도 문제다. 전력선이 차지한 낮은 금속층을 피해 돌아가면 신호 경로가 길어지고, 셀을 촘촘히 배치하기 어렵다. Intel의 PowerVia 설명은 기존 설계에서 전력선이 앞면 자원의 최대 20%를 차지할 수 있다고 설명한다. 이는 Intel의 설계 관점이지 모든 칩의 고정 비율은 아니다.

후면 공급은 배관을 지하로 옮긴다. 전력선과 신호선을 물리적으로 갈라 놓으면 앞면의 낮은 금속층을 신호에 더 많이 쓸 수 있고, 전력은 트랜지스터 가까이 짧게 들어간다. Intel은 시험 칩에서 5%가 넘는 주파수 개선과 90%가 넘는 셀 밀도를 보고했다. imec의 Arm 블록 설계 연구는 앞면 전력망과 비교해 6% 주파수, 16% 면적 개선 가능성을 계산했다. 하나는 회사 시험 칩이고 다른 하나는 설계 연구다. 상용 GPU 전체에서 같은 개선이 나온다는 뜻은 아니다.

전압이 흔들리는 원인도 세 갈래로 나누면 쉽다. 첫째, 전류가 오래된 길을 흐르며 생기는 저항성 전압 강하다. 둘째, 계산 블록이 동시에 켜질 때 순간적으로 전하가 모자라는 동적 강하다. 셋째, 전력선을 피하느라 신호가 돌아가는 배선 혼잡이다. 뒤면의 짧고 굵은 길은 첫째와 셋째를 직접 줄이고 둘째를 완화한다. 그러나 전압조정기와 패키지, 칩 가까이의 커패시터가 사라지는 것은 아니다. BSPDN은 전력망 전체를 교체하는 마법이 아니라 가장 막힌 구간을 다시 배치하는 방법이다.

첫 번째 통찰은 여기서 나온다. 후면전력공급망은 트랜지스터 성능을 직접 높이는 새 스위치가 아니라, 전력 배선이 차지하던 길을 신호에 돌려주는 공간 재배치다. 성능과 면적 개선 폭은 칩의 배선 혼잡, 전력 밀도, 셀 설계에 따라 달라진다.

2. 완성한 웨이퍼를 붙이고 뒤집고 깎는다

말은 간단하지만 공정은 거칠고 정밀하다. 먼저 앞면에 트랜지스터와 매립 전력 레일, 일부 금속층을 만든다. 그 앞면을 운반용 웨이퍼에 붙인다. 전체를 뒤집은 뒤 원래 수백 마이크로미터 두께였던 실리콘을 연삭과 화학기계연마, 식각으로 줄인다. 마지막에는 실리콘이 수백 나노미터 수준으로 남을 수 있다. 머리카락 굵기보다 백 배 이상 얇다.

imec이 공개한 후면 공정 흐름은 다음과 같다.

1. 앞면 트랜지스터와 매립 전력 레일을 만든다.
2. 완성한 앞면을 운반용 웨이퍼에 붙인다.
3. 웨이퍼를 뒤집고 연삭, 연마, 건식·습식 식각으로 실리콘을 얇게 만든다.
4. 뒤면에서 나노 관통 비아를 뚫어 앞면의 매립 전력 레일에 연결한다.
5. 구멍을 금속으로 채우고 뒤면에 굵은 전력 배선층을 만든다.

여기서 비아는 층과 층을 잇는 수직 엘리베이터다. HBM의 TSV도 수직 통로지만 크기와 목적이 다르다. HBM은 왜 쌓을까에서 본 TSV가 칩 사이 데이터를 연결한다면, BSPDN의 나노 비아는 아주 얇아진 실리콘을 지나 전력 레일을 맞힌다.

imec의 예시에서 매립 전력 레일은 폭 약 30nm, 간격 약 100nm이고 나노 비아는 수백 나노미터 깊이에서 약 200nm 간격으로 놓인다. 전체 두께 편차는 40nm보다 작아야 하고, 앞뒤 정렬 오차는 10nm보다 작아야 한다. 이 숫자는 연구 흐름의 예시이며 모든 회사의 양산 규격은 아니다. 그래도 난도가 어디에 있는지는 선명하다. 넓은 웨이퍼 전체를 거의 같은 두께로 깎으면서, 뒤에서 보이지 않는 앞면의 좁은 레일을 찾아가야 한다.

앞면에서 전력 배선을 덜 쓰면 공정이 단순해질 것 같지만, 뒤면에는 운반용 웨이퍼 본딩, 박막화, 식각, 절연막과 금속 증착, 연마, 계측이 새로 붙는다. 따라서 “BSPDN이 성장하면 모든 반도체 장비가 수혜”라는 말도 틀린다. 사라지거나 완화되는 앞면 배선 단계와 새로 생기는 뒤면 단계를 나눠 봐야 한다.

접점을 어디까지 직접 가져가느냐도 중요한 선택이다. 매립 전력 레일을 중간 다리로 두면 트랜지스터 셀 근처의 앞면 구조와 연결하기 쉽지만 레일과 나노 비아가 차지하는 공간이 생긴다. 뒤면 접점을 소스·드레인 가까이 직접 연결하면 셀을 더 줄일 가능성이 있지만 정렬과 공정 통합 난도가 높아진다. IBM Research의 비교 연구는 직접 접점과 자기정렬 구조의 축소 가능성을 보여 준다. 아직 연구 비교이므로 상용 파운드리 한 곳의 실제 단면으로 읽어서는 안 된다.

3. 기술 성숙도: PowerVia, Super Power Rail, SF2Z는 같은 이름이 아니다

2026년 7월 현재 세 회사의 시간표는 서로 다르다.

Intel 2025 연차보고서는 18A가 2025년 말 고대량생산에 들어갔고 초기 자체 제품을 출시했다고 적는다. 동시에 외부 파운드리 고객은 아직 적다고 밝힌다. 즉 PowerVia는 연구실만의 기술은 벗어났지만, 외부 고객이 돈을 내고 반복 생산하는 파운드리 경제성까지 증명한 것은 아니다.

TSMC의 A16 공식 설명은 나노시트 트랜지스터와 Super Power Rail을 결합해 앞면 신호 배선을 풀고 전압 강하를 줄인다고 말한다. TSMC 2025 연차보고서는 양산 일정을 2026년 하반기로 제시한다. 특히 A16을 복잡한 신호 경로와 조밀한 전력 공급이 필요한 HPC에 맞춘다. 모든 스마트폰 칩이 즉시 A16으로 이동한다는 말이 아니다.

삼성전자의 SF2Z 발표는 후면전력공급망으로 전압 강하를 줄이고 전력·성능·면적을 개선하며 2027년 양산을 목표로 한다. 따라서 지금 SF2Z를 출하 중이라고 쓰거나 특정 GPU 고객을 연결하면 앞서간다.

세 이름을 하나의 성능표로 합치기 어려운 이유도 있다. 후면 비아를 어느 접점에 연결하는지, 매립 전력 레일을 쓰는지, 셀과 배선 규칙을 어떻게 짜는지에 따라 면적과 공정 위험이 달라진다. 회사가 세부 단면을 모두 공개하지 않기 때문에 공식적으로 확인된 범위를 넘어 내부 구조를 단정해서는 안 된다.

이렇게 오해하면 안 된다

기술 성숙도와 출처는 한 칸씩 나눠 읽어야 한다. 시험 칩은 원리가 작동한다는 증거이고, 자체 제품 HVM은 한 회사의 공정 통합 증거이며, 외부 고객 반복 양산은 시장과 경제성의 증거다. 세 단계는 서로 대신할 수 없다. 또한 회사가 발표한 PPA 목표는 독립 제품 실측이나 후면전력 단독 효과와 다르다.

4. 새 병목은 보이지 않는 접점을 맞히는 일이다

앞면 배선 혼잡을 풀었더니 뒤면 수율 문제가 생긴다. 가장 쉬운 실패는 구멍이 빗나가는 것이다. 뒤에서 뚫는 나노 비아가 매립 전력 레일의 가운데가 아니라 모서리에 걸리면 접촉 면적이 줄고 저항이 커진다. 완전히 빗나가면 전기가 끊긴다.

문제는 웨이퍼가 평평한 종이가 아니라는 점이다. 앞면을 운반판에 붙일 때 미세하게 늘어나거나 줄어들고, 연삭과 박막 응력이 휘어짐을 만든다. 웨이퍼 중심에서 맞춘 좌표가 가장자리에서 틀릴 수 있다. Applied Materials의 계측 설명은 숨은 앞면 접점과 뒤면 구조를 맞추려면 웨이퍼당 측정 수가 10배에서 100배 늘 수 있고 최대 60keV 고에너지 전자빔이 필요하다고 본다. 이는 장비 회사의 기술·시장 주장이지 독립적으로 확정된 산업 평균은 아니다.

계측의 역할은 불량을 찾는 데서 끝나지 않는다. 웨이퍼의 어느 위치에서 접점 저항이 커졌는지 지도로 만들고, 그 지도를 본딩 압력과 연삭 두께, 식각 조건, 설계 좌표에 되돌려 보내야 한다. 다음 웨이퍼에서 조건을 바꾸고 다시 측정하는 닫힌 학습 고리가 수율을 올린다. 측정 장비 한 대보다 데이터가 공정 보정으로 돌아가는 속도가 중요하다는 뜻이다. 그래서 공정 시뮬레이션, 전자빔 계측, 파운드리의 불량 분석과 EDA 설계 규칙이 하나의 네트워크를 이룬다.

Lam Research의 2026년 공정 시뮬레이션은 나노 비아와 매립 전력 레일의 모서리 형상이 둥글수록 정렬 오차가 저항에 더 민감해질 수 있음을 보여 준다. 시뮬레이션은 실패 원인을 미리 좁히는 도구이지 실제 팹 수율 그 자체는 아니다.

정렬만 넘으면 끝나는 것도 아니다.

• 두께 편차가 크면 비아 깊이와 저항이 위치마다 달라진다.
• 응력이 채널까지 전달되면 트랜지스터 특성이 바뀔 수 있다.
• 열은 양면 문제다. 뒤면 금속이 열을 퍼뜨릴 수 있지만 전력 배선과 냉각 구조가 같은 뒤면 공간을 놓고 경쟁할 수 있다.
• 정전기 보호는 얇은 실리콘에서 다시 설계해야 한다. imec의 ESD 연구는 얇은 기판이 정전기 내성과 열 방출에 불리할 수 있다고 지적한다.
• 고장 분석도 어려워진다. Intel은 트랜지스터가 앞면 신호 배선과 뒤면 전력 배선 사이에 끼면서 기존 디버그 기법을 다시 만들어야 했다고 설명한다.

두 번째 통찰은 첫 번째보다 중요하다. BSPDN은 앞면의 배선 병목을 없애지 않고, 뒤면의 정렬·박막화·응력·계측 병목으로 바꾼다. 좋은 산업 지도는 새 장비 목록이 아니라 새 실패의 책임자를 따라가야 한다.

5. 회사 지도는 장비 목록이 아니라 실패 책임으로 읽는다

반도체 공급망은 회사 이름을 가로로 늘어놓으면 모두 중요해 보인다. 대신 “이 단계가 실패하면 누가 공정을 고쳐야 하는가”를 묻자.

연구기관은 가능한 구조를 좁힌다. 파운드리는 그것을 수백 단계 공정과 설계 규칙으로 묶고 수율을 책임진다. Synopsys와 Cadence 같은 EDA 회사는 칩이 만들어지기 전에 뒤면 전력선과 앞면 신호선이 함께 작동하는지 계산한다. Synopsys는 TSMC A16 인증 흐름을 공개했고, Intel과 Cadence는 18A 설계 흐름 협력을 밝혔다.

EV Group과 DISCO는 눈에 덜 띄지만 공정의 물리적 시작을 맡는다. 붙인 웨이퍼가 뒤틀리거나 연삭 두께가 흔들리면 뒤 단계의 정렬 장비가 아무리 좋아도 복구하기 어렵다. Applied와 Lam은 식각, 증착, 연마, 계측, 시뮬레이션의 여러 칸에 걸친다. 하지만 장비 회사가 BSPDN을 설명했다는 사실은 고객 주문과 같지 않다.

여기서 설계 권한과 경제적 가치도 분리해야 한다. 파운드리는 구조와 설계 규칙을 정하지만 초기 수율이 낮으면 비용을 먼저 떠안는다. 장비 회사는 여러 파운드리가 비슷한 문제를 겪을 때 공통 도구를 팔 수 있지만, 고객이 기존 장비로 해결하면 기대한 시장이 열리지 않는다. EDA는 공정마다 인증이 필요하지만 기존 연간 계약 안에 기능이 포함되면 별도 매출이 작을 수 있다.

네트워크의 힘은 대체 가능성에서도 갈린다. 특정 파운드리의 설계 규칙은 고객 칩이 그 공정에 들어가면 바꾸기 어렵다. 반면 연삭이나 증착 단계는 여러 장비 공급사가 같은 규격을 만족하면 경쟁이 생길 수 있다. 계측은 불량 원인을 빨리 찾을수록 가치가 높지만, 자기정렬 공정이 오차를 흡수하면 측정 강도가 낮아질 수 있다. 따라서 기술적으로 꼭 필요한 단계와 높은 가격을 오래 유지하는 단계는 같지 않다.

6. 앞면에서 줄어든 공정이 뒤면에서 누구의 매출이 되는가

후면전력공급망만의 매출을 따로 공시하는 상장사는 아직 확인하기 어렵다. 그래서 회사 전체 숫자를 기술 매출처럼 읽지 않고, 이 전환을 감당할 연구개발비와 현금, 장비·설계 사업의 규모를 보는 보조 지표로만 사용한다.

import dartlab

for ticker in ["INTC", "AMAT", "SNPS"]:
    company = dartlab.Company(ticker)
    print(company.panel("IS", freq="Y"))
    print(company.panel("CF", freq="Y"))

숫자는 DartLab의 DART·EDGAR 연간 패널로 다시 계산했다. 삼성전자의 2025년 Device Solutions 매출 130.1조원과 영업이익 24.9조원도 메모리, 파운드리, 시스템LSI가 섞여 있어 BSPDN 실적으로 좁힐 수 없다.

Applied Materials는 후면 전력 배선에 연마, 유전체 증착, 식각, 에피택시, 이온주입, 열처리, 원자층증착, 금속 공정이 필요하다고 본다. 회사는 월 10만 장 웨이퍼 생산능력당 BSPDN이 약 10억달러의 추가 서비스 가능 시장을 만들 수 있다고 추정한다. 이는 장비 시장 규모 가정이지 Applied의 수주나 매출이 아니다.

재무에서 봐야 할 순서는 이렇다. 첫째, 파운드리의 양산 진입이다. 둘째, 고객 칩의 테이프아웃과 출하다. 셋째, 수율과 원가가 개선된다. 넷째, 장비 설치와 공정제어 강도가 늘어난다. 다섯째, 회사가 기술 관련 수주나 매출을 분리해 설명한다. 기술 발표에서 다섯 번째 칸까지 한 번에 건너뛰면 산업을 과대평가하게 된다.

같은 뉴스도 이 사다리에서 위치가 다르다. EDA 인증은 고객이 설계를 시작할 길이 열렸다는 뜻이다. 장비의 공정 성능 발표는 제조 수단이 준비됐다는 뜻이다. 파운드리 HVM은 일정 물량이 공장을 통과한다는 뜻이다. 고객의 두 번째 제품과 반복 웨이퍼 주문은 비용을 감수할 이유가 있다는 뜻이다. 마지막으로 기술별 장비 주문이나 파운드리 매출이 분리돼야 경제적 크기를 검산할 수 있다. 앞 칸이 없으면 뒤 칸도 없지만, 앞 칸만으로 뒤 칸을 확정할 수는 없다.

7. 칩 뒤면은 전력선에서 끝나지 않는다

뒤면을 전력 전용 땅으로만 보면 다음 변화를 놓친다. 지금까지 칩 뒤면은 주로 기계적 지지와 열 방출에 쓰였다. BSPDN은 이곳을 기능하는 면으로 바꾼다. 한 번 공정 생태계가 열리면 다른 기능도 들어오려 한다.

imec은 미래 후면 기능으로 MIM 커패시터, 정전기 보호, 입출력을 제시한다. 커패시터를 트랜지스터 가까이 두면 순간적인 전압 흔들림을 줄일 수 있다. 입출력이 뒤면으로 가면 앞면 배선과 패키지 연결 방식이 다시 바뀔 수 있다. IBM Research는 후면 전력과 미세유체 냉각을 함께 설계하는 모델을 연구했다. 아직 모델링 단계이며 상용 제품 증거는 아니다.

여기서 새로운 경쟁이 생긴다. 굵은 전력선을 많이 깔수록 전압 강하는 줄지만 냉각 경로와 커패시터가 쓸 면적은 줄 수 있다. 냉각 구조를 뒤면에 붙이면 전력 접점과 기계적으로 충돌할 수 있다. AI 칩의 다음 병목은 열이다에서 본 냉각망이 칩 내부 배선 문제와 직접 만나는 지점이다.

신호 입출력도 마찬가지다. AI 클러스터는 왜 빛을 칩 옆으로 끌어오나에서 광학 엔진을 칩 가까이 옮겼듯, 전력과 I/O도 더 짧은 경로를 찾는다. 결국 최첨단 칩은 트랜지스터가 있는 한 면만 설계하는 물체에서, 앞면과 뒤면과 패키지를 동시에 설계하는 양면 시스템으로 바뀐다.

세 번째 통찰은 미래의 승부를 바꾼다. 뒤면은 공짜 공간이 아니라 새로 열린 희소 자원이다. 전력, 열, 정전기 보호, 커패시터, 입출력 가운데 무엇을 어디에 둘지 함께 최적화하는 회사가 단일 공정 장비보다 더 큰 설계 권한을 가질 수 있다.

8. 관전 포인트는 네 가지 미래 시나리오다

후면전력공급망의 방향을 “될까, 안 될까” 하나로 묻지 말자. 어떤 조건에서 어느 병목이 커지고, 어떤 회사 층이 강해지는지 네 장면으로 나누면 다음 발표를 스스로 판단할 수 있다.

각 시나리오에는 확인 지표와 무효화 조건을 함께 둔다. 조건이 실제 공시와 수치에서 보이지 않으면 그 시나리오는 틀렸거나 아직 이르다고 판단한다.

시나리오 1. Intel의 자체 양산이 외부 고객 경제성으로 이어진다면

Intel 18A 제품 물량이 늘고 수율이 안정되며 외부 고객 설계가 반복 생산으로 이어진다면 PowerVia는 가장 먼저 대량생산을 통과한 후면 전력 기준점이 된다. Intel의 공정 통합 경험, 18A 인증 EDA, 본딩·박막화·계측 장비가 강해진다.

관전할 것은 18A 제품 개수보다 외부 고객명, 웨이퍼 물량, 수율 개선, 파운드리 매출총이익과 반복 주문이다. 자체 CPU만 나오고 외부 고객이 적으며 적자가 지속되면 “기술은 된다”와 “사업이 된다” 사이의 간격이 남는다.

시나리오 2. TSMC A16이 2026년 하반기 빠르게 올라온다면

복잡한 신호 배선과 높은 전력 밀도를 가진 HPC 고객이 A16을 선택하고 계획대로 양산한다면 Super Power Rail은 넓은 팹리스 생태계의 표준에 가까워질 수 있다. TSMC 인증 흐름을 가진 Synopsys·Cadence와 여러 공정 장비사가 폭넓게 참여한다.

관전할 것은 양산 시작 발표만이 아니다. 고객 테이프아웃, N2P 대비 실제 면적·전력 이점, 웨이퍼 가격, 수율, A16 매출 비중을 봐야 한다. 고객이 N2P로도 목표를 달성하거나 A16 비용이 높아 일부 HPC에만 머물면 시장의 폭은 좁다.

시나리오 3. 접점 정렬과 웨이퍼 변형이 가장 오래 남는다면

숨은 접점을 맞히는 일이 수율 학습의 속도를 결정한다면 고에너지 전자빔 계측, 본딩 정렬, 고정밀 연삭, 3차원 공정 시뮬레이션의 가치가 커진다. Applied, EV Group, DISCO, Lam과 공정제어 회사가 직접 인접한다.

관전할 것은 장비 발표보다 웨이퍼당 측정 강도, 새 검사·본딩 장비 주문, 공정 단계 증가, 고객의 수율 개선 속도다. 반대로 IBM의 직접 후면 접점 연구처럼 자기정렬 접점이 정렬 민감도를 크게 낮추면 계측 부담이 예상보다 작아질 수 있다.

시나리오 4. 비용과 열·ESD가 이익을 잠식한다면

후면 공정이 마스크와 장비, 공정 시간을 많이 늘리고 얇은 실리콘의 열·정전기 신뢰성이 늦게 해결된다면 고객은 모든 칩에 BSPDN을 쓰지 않는다. N2P 같은 앞면 전력 구조나 덜 공격적인 공정, 고급 패키징으로 성능을 확보할 수 있다.

관전할 것은 웨이퍼당 추가 비용, 전체 공정 단계, 열저항, ESD 시험, 양산 불량, 제품별 채택 범위다. Intel, TSMC, 삼성전자 세 곳에서 서로 다른 고객이 대량생산을 통과하고 비용을 감당한다면 이 지연 시나리오는 약해진다.

결국 관전 질문은 “어느 후면전력 관련주가 오를까”가 아니다. 누가 보이지 않는 접점을 맞히고 얇은 웨이퍼의 응력을 제어해 수율로 증명하는가, 그리고 그 증거가 연구에서 양산, 고객 반복 주문, 독립 매출로 언제 이동하는가다. 칩의 뒤면을 보면 앞면의 막힘뿐 아니라 다음 반도체 산업의 책임 지도가 보인다.